Stage Ingénieur : Évaluation des Outils de Vérification des Transitions de Domaines d'Horloge (CDC) assistés par IA (H/F)
Contexte
NXP Semiconductors est un des leaders mondiaux dans le développement et la fabrication de produits semiconducteurs et participe activement dans l’innovation des applications embarquées pour les marchés de l'automobile, des objets connectés, du grand public, de l'industriel et des communications.
L’équipe MCU/MPU Engineering, basée à Grenoble, participe à la conception des processeurs Audio de NXP. Elle a la charge du développement de l’architecture à la finalisation des tests pour la mise en production.
Le stage d’une durée de 6 mois, vous permettra d’intégrer l’équipe de conception pour contribuer activement à l’amélioration de l’efficacité du flot de conception.
Les activités de vérification statique constituent une étape essentielle du développement des circuits numériques. Des outils spécialisés permettent de détecter des problèmes de qualité de conception liés notamment aux analyses CDC (Clock Domain Crossing), RDC (Reset Domain Crossing) et Lint. Cependant, l'exploitation des résultats générés reste souvent fortement dépendante d'analyses manuelles réalisées par les ingénieurs de vérification.
L'émergence des technologies d'Intelligence Artificielle, qu'elles soient intégrées aux outils EDA ou disponibles sous forme d'assistants IA génériques, ouvre de nouvelles perspectives pour automatiser certaines tâches d'analyse, améliorer la productivité des équipes et réduire le temps nécessaire à la qualification des résultats.
Dans le cadre de l'amélioration continue des méthodologies de vérification numérique, ce stage vise à explorer le potentiel des technologies d'Intelligence Artificielle pour automatiser l'analyse des résultats issus des vérifications statiques RTL (CDC, RDC et Lint).
L'objectif principal sera d'identifier, évaluer et mettre en œuvre des solutions basées sur l'IA permettant de réduire les tâches manuelles réalisées par les ingénieurs de vérification tout en maintenant un haut niveau de qualité et de fiabilité des analyses.
Nous recrutons un(e) stagiaire de fin d’étude sur une durée de 6 mois.
Vos missions
Le/la stagiaire prendra en charge/réalisera une ou plusieurs des missions suivantes :
1.Apprentissage et compréhension des problématiques liées aux checks statiques
2.Analyse des différentes fonctionnalités des outils pour améliorer la qualité des résultats
3.Mise en place de solution pour évaluer ces fonctionnalités sur des cas concrets
4.Développer une méthode pour appliquer la solution sur de futur projet
Votre profil
Bac +5, dernière année d’école d’ingénieur ou Master II en micro-électronique.
Connaissance du processus de conception des circuits intégrés.
La connaissance de l’activité de synthèse est un plus.
Bon niveau d’anglais exigé.
Plan du projet
Le plan proposé pour ce projet est le suivant :
1.Acquérir une compréhension approfondie des concepts généraux et des techniques de conception liés aux vérifications statiques numériques, en particulier le CDC (Clock Domain Crossing).
2.Explorer les stratégies de gestion des domaines d'horloge, des domaines de reset et des règles de lint spécifiques à l'architecture ATLAS.
3.Se concentrer sur les différents sous-systèmes de la plateforme ATLAS.
4.Analyser la politique de vérifications statiques actuellement déployée.
5.Étudier le flot de conception RTL utilisé au sein de l'organisation afin de comprendre clairement le rôle et l'importance de chaque étape.
6.Mettre en place un environnement de sous-système dédié à l'analyse CDC.
7.Identifier les axes d'amélioration, qui constitueront le principal sujet de ce stage :
évaluer les solutions basées sur l'intelligence artificielle ;
échanger chaque semaine avec le Field Application Engineer (FAE) afin d'améliorer la productivité des analyses CDC.
8.Analyser les différentes fonctionnalités proposées par les outils et les implémenter dans les projets de conception.
9.Utiliser un environnement de vérification fonctionnelle afin de réaliser des évaluations et d'en tirer des conclusions pertinentes.
10.Travailler avec l'outil de vérification statique :
configurer l'outil pour obtenir les meilleures performances ;
interpréter et analyser les résultats ;
mettre en place la solution retenue ;
quantifier les bénéfices apportés ;
tester et déployer la solution sur d'autres sous-systèmes de la plateforme ATLAS.
Context
NXP Semiconductors is a global leader in the design and manufacturing of semiconductor products and is actively involved in the innovation of embedded applications for the automotive, wearable, consumer, industrial and communications markets.
The MCU/MPU Engineering team, based in Grenoble, participates in the design of Audio processing circuits. Our organization is in charge of the development of the architecture until the finalization of the tests for the production.
The 6-month internship will allow you to join the design team to actively contribute to improving the efficiency of the design flow.
Static verification activities are a key part of digital IC development. Specialized tools are used to identify design quality issues related to Clock Domain Crossing (CDC), Reset Domain Crossing (RDC), and Lint analysis. However, reviewing and qualifying the generated reports still requires significant manual effort from verification engineers.
With the emergence of Artificial Intelligence technologies, including AI capabilities embedded in EDA tools as well as external AI assistants, new opportunities arise to automate report analysis, improve engineering productivity, and reduce verification turnaround time.
The objective of this internship is to evaluate AI-based solutions for automating static verification result analysis and to define a reusable methodology that can be deployed across future design projects.
We are looking for an intern for six months.
Your responsibilities
The trainee will be responsible for performing one or more of the following tasks:
1.Learning and understanding the issues related to static checks.
2.Analyzing the different features of tools to improve the quality of results. 3.Implementing solutions to evaluate these features on concrete cases. 4.Developing a method to apply the solution to future projects.
Your profile
Education level : Master Degree / last year of engineering school
Knowledge required in:
integrated circuit design process
synthesis activity is a plus
A good level of English is required, working in an international multi-site team.
Project plan
The proposed plan for this project is the following:
1.Gain a comprehensive understanding of the general concepts and design techniques related to digital static checks (CDC primarily).
2.Explore the clock domain, reset domain and lint strategy specific to the ATLAS architecture.
3.Focus on the various subsystems in the ATLAS platform.
4.Analyze the deployed static checks policy.
5.Study the RTL design flow in our organization, ensuring a clear understanding of the purpose and significance of each step.
6.Set up a subsystem environment for CDC.
7.Identify areas for improvement, which will be the primary focus of this internship: evaluating the AI solutions and engaging in weekly discussions with the Field Application Engineer (FAE) to improve CDC analysis productivity.
8.Analyze different tool feature options and implement them in our design projects.
9.Utilize a functional verification environment to assess and draw conclusions.
10.Work with the static checks tool:
Configure the tool for optimal performance.
Interpret the results.
Set up the solution.
Quantify the benefits.
Try and deploy on other ATLAS subsystem.