Digital Physical Implementation (경력)

[경력] 디지털 PI(Physical Implementation) 엔지니어 를 모집합니다.

담당업무

• RTL-to-GDS Implementation 및 Design Sign-off 검증
• Logic Synthesis(논리 합성) 및 전력·면적·타이밍 최적화(PPA Optimization)
• RTL Quality Sign-off를 위한 Lint Check 및 Clock Domain Crossing(CDC) / Reset Domain Crossing(RDC) 분석·검증
• Design For Test(DFT), Scan Insertion, Memory/Logic BIST 설계 및 ATPG 패턴 생성·Fault Coverage 분석
• Multi-Corner 조건에서의 Static Timing Analysis(STA) 및 Timing Constraint(SDC) 생성·검증

지원자격

• 관련 경력을 보유하신 분
• 전자공학 전공 학사 이상의 학위를 보유하신 분
• Verilog / SystemVerilog 문법에 대한 이해와 RTL 구조 분석 능력을 보유하신 분
• Logic Synthesis 및 Timing Constraint(SDC) 작성·검증에 대한 이해를 갖추신 분
• Static Timing Analysis(STA)의 기본 개념(Setup/Hold, Recovery/Removal 등)에 대한 이해를 갖추신 분
• CDC/RDC 동기화 회로 구조 및 메타스테이블 방지 설계에 대한 이해를 갖추신 분

⭐우대사항

• Synthesis Tool(Synopsys Design Compiler, Cadence Genus 등) 활용 경험을 보유하신 분
• Lint / CDC Tool(SpyGlass, Questa CDC, VC SpyGlass 등) 활용 경험을 보유하신 분
• STA Tool(PrimeTime, Tempus 등) 활용 경험을 보유하신 분
• DFT Tool(Tessent, DFT Compiler, TetraMAX 등) 활용 경험을 보유하신 분
• ATPG 패턴 검증(Gate-level Simulation) 및 Silicon Bring-up/테스트 경험을 보유하신 분

채용절차

• 서류 전형 → 온라인 인성 검사 → 대면 면접 → 처우 협의 및 최종 합격

※ 전형 일정 및 결과는 지원 시 작성하신 이메일로 개별 안내 드립니다.

유의사항

• 면접 전형은 오프라인으로 진행하며 면접비를 지급합니다.
• 위 내용은 기본 프로세스로, 필요 시 Reference Check 등의 전형이 추가되거나 변경될 수 있습니다.
• 입사지원 서류에 허위사실이 발견될 경우, 채용확정 이후라도 채용이 취소될 수 있습니다.
• 국가보훈대상자 및 장애인은 관련법규에 의거하여 우대합니다.