Stage Ingénieur : Génération de VIP et d’assertions pour IP mixtes par agents IA (F/H)

Contexte

Les activités se déroulent au sein d’une équipe de recherche et développement en charge de la vérification digitale et mixed-signal de circuits intégrés complexes.

Le stage s’inscrit dans un contexte d’automatisation avancée des activités de vérification pour des IP mixtes, telles que des convertisseurs DC/DC intégrant un contrôle digital.

L’objectif est d’explorer et de mettre en œuvre un agent IA capable d’analyser une spécification fonctionnelle afin d’assister la génération de VIP réutilisables, de checkers et d’assertions génériques.

• Étudier les besoins de vérification associés à des IP mixtes avec contrôle digital, en particulier les convertisseurs DC/DC.
• Analyser une spécification fonctionnelle afin d’identifier automatiquement les interfaces, comportements attendus, séquences de contrôle et conditions d’erreur.
• Concevoir une approche basée sur un agent IA pour assister la génération de composants de vérification réutilisables.
• Générer des VIP, checkers et assertions SystemVerilog génériques permettant de vérifier le comportement digital d’IP mixtes.
• Évaluer la pertinence, la robustesse et les limites de l’approche sur des cas d’usage représentatifs.

Vos missions

Le/la stagiaire participera à la définition, au développement et à l’évaluation d’un flot de génération assistée par IA pour la vérification d’IP mixed-signal à contrôle digital.

Les principales missions seront les suivantes :

• Comprendre le fonctionnement d’une IP mixte de type DC/DC avec boucle de contrôle digital, registres de configuration, modes de fonctionnement et mécanismes de protection.
• Analyser des spécifications techniques afin d’en extraire les exigences vérifiables, les comportements attendus et les scénarios de test pertinents.
• Définir une méthodologie de génération automatique ou semi-automatique de VIP à partir de la spécification.
• Mettre en œuvre un agent IA capable d’assister l’analyse de la spécification et la production de livrables de vérification.
• Générer des templates SystemVerilog/UVM : agents, monitors, checkers, scoreboards, séquences et modèles de couverture.
• Proposer et générer des assertions SystemVerilog génériques pour vérifier les protocoles, les séquences de contrôle, les timings, les états interdits et les réactions aux défauts.
• Intégrer les éléments générés dans un environnement de simulation et les valider sur des exemples représentatifs.
• Documenter l’architecture de la solution, les choix méthodologiques, les résultats obtenus et les pistes d’amélioration.

Votre profil

• Étudiant(e) en dernière année d’école d’ingénieur ou de master en électronique, microélectronique, systèmes embarqués, informatique industrielle, intelligence artificielle appliquée ou domaine équivalent.
• Bonnes bases en conception digitale et vérification : RTL, SystemVerilog, notions UVM, simulation et debug.
• Intérêt pour les IP mixed-signal, les convertisseurs DC/DC, les architectures à contrôle digital et les interfaces de configuration.
• Connaissances ou forte motivation pour les approches d’IA générative, agents IA, traitement de documents techniques et automatisation de génération de code.
• Pratique de Python souhaitée pour le prototypage, l’orchestration de l’agent IA, l’analyse de données ou l’automatisation de scripts.
• Rigueur, curiosité technique, esprit d’analyse, autonomie et capacité à challenger les résultats générés par l’IA.
• Bon niveau d’anglais technique requis pour lire les spécifications, rédiger la documentation et présenter les résultats.

Context

The activities will take place within a Research & Development team responsible for the digital and mixed-signal verification of complex integrated circuits.

This internship is part of an advanced automation initiative for verification activities related to mixed-signal IPs, such as DC/DC converters incorporating digital control.

The objective is to explore and implement an AI agent capable of analyzing a functional specification to support the generation of reusable Verification IPs (VIPs), checkers, and generic assertions.

• Study the verification requirements associated with mixed-signal IPs featuring digital control, particularly DC/DC converters.
• Analyze a functional specification to automatically identify interfaces, expected behaviors, control sequences, and error conditions.
• Design an AI agent-based approach to support the generation of reusable verification components.
• Generate generic VIPs, checkers, and SystemVerilog assertions to verify the digital behavior of mixed-signal IPs.
• Evaluate the relevance, robustness, and limitations of the approach on representative use cases.

Your Responsibilities

The intern will contribute to the definition, development, and evaluation of an AI-assisted generation flow for the verification of digitally controlled mixed-signal IPs.

Key responsibilities will include:

• Understand the operation of a mixed-signal DC/DC IP featuring a digital control loop, configuration registers, operating modes, and protection mechanisms.
• Analyze technical specifications to extract verifiable requirements, expected behaviors, and relevant test scenarios.
• Define a methodology for the automatic or semi-automatic generation of VIPs from specifications.
• Implement an AI agent capable of assisting specification analysis and the production of verification deliverables.
• Generate SystemVerilog/UVM templates, including agents, monitors, checkers, scoreboards, sequences, and coverage models.
• Propose and generate generic SystemVerilog assertions to verify protocols, control sequences, timing requirements, forbidden states, and fault responses.
• Integrate the generated components into a simulation environment and validate them on representative examples.
• Document the solution architecture, methodological choices, obtained results, and potential improvement opportunities.

Your Profile

• Final-year Engineering or Master's student in Electronics, Microelectronics, Embedded Systems, Industrial Computing, Applied Artificial Intelligence, or a related field.
• Solid foundations in digital design and verification: RTL, SystemVerilog, UVM concepts, simulation, and debugging.
• Interest in mixed-signal IPs, DC/DC converters, digitally controlled architectures, and configuration interfaces.
• Knowledge of, or strong motivation to learn, generative AI approaches, AI agents, technical document processing, and code generation automation.
• Python experience is desirable for prototyping, AI agent orchestration, data analysis, and script automation.
• Strong analytical skills, attention to detail, technical curiosity, autonomy, and the ability to critically assess AI-generated results.
• Good level of technical English required to read specifications, write documentation, and present results

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